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Frequenzteiler
Funktion
Teilt 10MHz auf 100kHz runter.
Performance
100kHz Ausgangssignal hat Peaks von 100ns Breite.
Datum
Beginn des Projekts: June 2013
Status
Schaltplan zum Nachbau auf Lochraster-Platte vorhanden.
Anwender
AG S.Ospelkaus
Schaltungsprinzip
Das Herunterteilen des Eingangssignals wird mittels des Bauteils ICS674-01 umgesetzt. Der ICS674-01 besteht aus einem 7-bit Teiler A und einem 9-bit Teiler B, die frei konfigurierbar sind. Das Teilungsverhältnis ist durch die Beschaltung der einzelnen Pins auf Ground bzw. VCC (wobei nicht beschaltete Pins intern auf VCC gezogen werden) festgelegt.
Für das in dieser Schaltung gewünschte Verhältnis 1/100 reicht Teiler A aus. Das Verhältnis ist gegeben durch
Divide A = DAW + 2 wobei DAW = A0 A1 A2 A3 A4 A5 A6 mit Ai$\in\{0,1\}$ eine Binärzahl ist.
Damit das Teilungsverhältnis Divide A = 100 ist, muss also DAW = 98 = 0 1 0 0 0 1 1.
Schaltplan
- Der Schaltplan im PDF-Format
- Die Source des Schaltplans ist auf der Download-Seite des Wiki abgelegt.
Test
Ist ein 10MHz Eingangssignal angeschlossen, so liegt am Ausgang ein 100kHz Signal mit sharfen Peaks von 100ns Breite an.
Meckerliste
Was für die nächste Version zu tun ist: (: verworfen, : in Arbeit, : im Schaltplan, aber noch nicht im Layout, : erledigt)