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eigenbau:ioboard [2016/06/24 18:50] – [Meckerliste] er FPGA arbeitet mit 3.3V-Pegel. Der Analog-zu-Digitalwandler AD976 arbeitet mit 5V-Logik. kmk | eigenbau:ioboard:start [2018/07/25 12:11] – [Kalkulation] stampa | ||
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====== IO-Board FPGA ====== | ====== IO-Board FPGA ====== | ||
- | /* Ein Titelbild: */ | + | {{: |
- | /* {{: | + | |
==== Funktion ==== | ==== Funktion ==== | ||
FIXME /* Was das Ding tun soll */ | FIXME /* Was das Ding tun soll */ | ||
Line 34: | Line 32: | ||
==== Layout ==== | ==== Layout ==== | ||
- | * Abmessungen der Leiterplatte: | + | * Abmessungen der Leiterplatte: |
- | * Versorgung: | + | * Versorgung: |
- | * Eingang: | + | * Eingang: |
- | * Ausgang: | + | * Ausgang: |
- | * Anzeigen: | + | * Anzeigen: |
* Der Bestückungsdruck: | * Der Bestückungsdruck: | ||
* Die Bestückungsliste: | * Die Bestückungsliste: | ||
- | * Die {{: | + | * Die {{ :eigenbau:src:ioboard:gerberdaten_ioboard_v3.zip |}} für die Bestellung der Platine |
- | * Die Source des Layouts im pcb-Format liegt auf der [[: | + | * Die Source des Layouts im pcb-Format liegt auf der [[: |
/* Das Layout als gerenderter Export vom EDA-Programm | /* Das Layout als gerenderter Export vom EDA-Programm | ||
Line 62: | Line 60: | ||
==== Bilder ==== | ==== Bilder ==== | ||
- | /* Photos vom Gerät. Wenn möglich und sinnvoll Nahaufnahmen von der Platine. Die | + | {{gallery>: |
- | | + | |
- | | + | |
- | {{gallery>: | + | |
- | */ | + | |
==== Kalkulation ==== | ==== Kalkulation ==== | ||
FIXME /* Der Aufwand pro Gerät (Materialpreis, | FIXME /* Der Aufwand pro Gerät (Materialpreis, | ||
- | ^ | + | ^ |
- | | Leiterplatte | + | | Leiterplatte | 1x | |
- | | | + | | FPGA Dev Board | 1x | 128.19 € (150.00 $) | ~~=round(cell(1, |
- | | * | | + | | AD976ARZ | 2x | | ~~=round(cell(1, |
- | | R,C | ??x | | + | | |
- | | | + | | Wannenstecker 40-Pol | 3x | ??.?? € | ~~=round(cell(1, |
- | | | + | | Wannenstecker 2x7 liegend | 1x | ??.?? € | ~~=round(cell(1, |
- | ^ | + | | OP07 | 5x | ??.?? € | ~~=round(cell(1, |
+ | | | ||
+ | | ALPS_EC12E | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | MINI-FIT_JR_556_3PIN | | ||
+ | | | ||
+ | | 78L12 | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | 79L12 | 1x | | ||
+ | | 1000uF Elko | 6x | ??.?? € | ~~=round(cell(1, | ||
+ | | REF01CSZ | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | PS_2PIN | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | LM317T | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | TL081 | 1x | ??.?? € | ~~=round(cell(1,row())*cell(2, | ||
+ | | BNC-socket | 9x | ??.?? € | ~~=round(cell(1, | ||
+ | | LT1167 | 1x | ??.?? € | ~~=round(cell(1, | ||
+ | | OP27 | 5x | ??.?? € | ~~=round(cell(1, | ||
+ | | 10k Potentiometer | 3x | ??.?? € | ~~=round(cell(1, | ||
+ | | * | | ||
+ | | R,C | 81x | 0.02 € | ~~=round(cell(1, | ||
+ | | Bestückung | | ||
+ | | [[: | ||
+ | ^ Summe ||^ ~~=round(sum(range(3, | ||
==== Meckerliste ==== | ==== Meckerliste ==== | ||
Was für die nächste Version zu tun ist: (:no:: verworfen, :Ok:: in Arbeit, :ok:: im Schaltplan, aber noch nicht im Layout, :OK:: erledigt) | Was für die nächste Version zu tun ist: (:no:: verworfen, :Ok:: in Arbeit, :ok:: im Schaltplan, aber noch nicht im Layout, :OK:: erledigt) | ||
- | - Es sollte eine Möglichkeit geben, den Offset zu kompensieren. | + | - footprint für 74LVX244 ist falsch |
- | - Der FPGA arbeitet mit 3.3V-Pegel. Der Analog-zu-Digitalwandler AD976 arbeitet mit 5V-Logik. Das wurde bei der Planung übersehen. Die entsprechende Pegelumsetzung passiert im Moment mit Spannungsteilern auf Lochraster improvisiert. Besser wären speziell | + | - footprint für Drehgeber passt nicht |
+ | | ||
+ | - ADC controll connector behind level shifter | ||
+ | - Spannungsregler werden recht warm. Großerer Kühlkörper, |