Der Netztrigger synchronisiert einen Takt mit der Netzspannung.
Beginn des Projekts: May 2013
Platinenlayout vorhanden
Die usprüngliche Version der Platine wies eine mit Masse kurzgeschlossene VCC-Leitung auf. Dies wurde im Layout behoben. Allerdings wurde das korrigierte Layout bisher weder bestellt noch getestet.
AG S.Ospelkaus in Verbindung mit Frequenzteiler.
Der Netztrigger besteht aus zwei Teilschaltungen (siehe auch Skizze).
Das Herzstück der Gate-Box sind zwei JK-Flip-Flops (74HC112) (siehe Schaltplan). Der erste Flip-Flop (JK-1) erhält als Taktpuls das 50Hz Signal und triggert wegen des vorgeschalteten NANDs auf eine steigende Flanke des 50Hz Signals ab; der zweite Flip-Flop (JK-2) erhält als Taktpuls CLK-IN (und triggert auf eine fallende Flanke). Das CLK-OUT Signal ist durch zwei Eingänge $A,B$ eines NAND (74HC00) bestimmt, wobei $A=$CLK-IN und $B=Q_2$ ($=Q$-Ausgang von JK-2). Das Verhalten der Flip-Flops ist durch folgende Tabelle gegeben ($H=$high, $L=$low).
| Input $t_n$ | Output $t_{n+1}$ | ||||
| $\overline{PRE}$ | $\overline{CLR}$ | $J$ | $K$ | $Q$ | $\overline{Q}$ |
|---|---|---|---|---|---|
| $L$ | $H$ | x | x | $H$ | $L$ |
| $H$ | $L$ | x | x | $L$ | $H$ |
| $L$ | $L$ | x | x | * | * |
| $H$ | $H$ | $L$ | $L$ | $Q_n$ | $\overline{Q}_{n}$ |
| $H$ | $H$ | $H$ | $L$ | $H$ | $L$ |
| $H$ | $H$ | $L$ | $H$ | $L$ | $H$ |
| $H$ | $H$ | $H$ | $H$ | $\overline{Q}_{n}$ | $Q_n$ |
Die Input-Zustände der Flip-Flops JK-1 bzw. JK-2 seien mit $(\overline{PRE}, \overline{CLR}, J, K)_{i}$ und der Output mit $(Q, \overline{Q})_i$ mit $i=1,2$ bezeichnet. Dann gilt grundsätzlich $\overline{PRE}=$H, weil $\overline{PRE}$ bei beiden Flip-Flops nicht angeschlossen und vom Bauteil intern auf high gezogen wird. Außerdem ist $K_1=L$, $\overline{Q}_2=J_1$ und $Q_1=J_2$, sowie ARM$=K_2$ und $\overline{CLR}=H$.
Ausgehend vom JK-2 soll nun das Zusammenspiel der Flip-Flops erläutert werden, wenn ein ARM-Signal auftritt.
Somit wartet die Schaltung ab einem durch den ARM-Eingang festgesetzten Zeitpunkt auf eine steigende Flanke der 50Hz der Netzspannung, bis der Takt von CLK-IN wieder weitergeleitet wird. Dies ist die gewünschte Synchronisation.
Zunächst bietet sich ein Test der wichtigsten Bauteile an (kein ARM-Signal):
Im nächsten Schritt wird das Triggerverhalten überprüft. Dazu benötigt man vier Oszilloskop-Eingänge (zur Darstellung von 50Hz-TTL-Signal (Pin4 Optokoppler), CLK-IN (1.Funktionsgenerator), ARM-Signal (2.Funktionsgenerator) und CLK-OUT) und zwei Funktionsgeneratoren. An CLK-IN wird ein Rechteckssignal (5Vpp) beliebiger Freuquenz (z.B. 100kHz) angeschlossen und das ARM-Signal ist ein einzelner Puls (mit 5Vpp).
Das CLK-OUT-Signal sollte nun das beschriebene “Warten” auf die nächste steigende Flanke des Triggersignals ab dem Hochschalten des ARM-Signals aufweisen. Weil JK-II auf eine fallende Flanke des CLK-IN-Signals reagiert, wandert,nachdem der ARM high ist, ein einzelner Peak des CLK-IN Signals unter dem ARM-Signal durch.
| was | wieviel | E-Preis | Preis | Anmerkung |
|---|---|---|---|---|
| Leiterplatte | 1x | 47.00 € | 47.00 € | 1/2 von 97€ Basista-Prototyp |
| Gehäuse | 1x | 5.70 € | 5.70 € | Hammond PSLA |
| BNC-Buchse | 3x | 2.50 € | 7.50 € | weiß, Winkel |
| XLR-Buchse | 1x | 1.30 € | 1.30 € | Mit Platinensteckverbinder |
| R, C, Flipflop | 1x | 3.00 € | 3.00 € | |
| Bestückung | 0.00 € | selbst | ||
| Verschnitt | 10.00 € | |||
| Summe | 71.50 € | |||
Plus einige Arbeitszeit für die Bestückung und für die Bearbeitung des Gehäuses.