Eine Laborreferenz von 100Mhz auf 10MHz runterteilen. Diese 10MHz wird für viele Geräte als externe Referenzfrequenz genuzt.
Input: 100MHz +-5dBm Output: 10MHz, 5V TTL und Sinus Ausgang (sinus mit relativ wenig oberwellen)
Fertig. Phasenrauschen noch nicht gemessen. Nachbau moglich.
Thijs Wendrich
Das Projekt CASI.
Eingangsstufe: 50 Ohm abgeschlossen, Emitter Coupled Logic (ECL) Teiler: Digitaler Teiler, implementiert in ein CPLD Altera EPM7032SLC (Baureihe MAX7000). Ausgang:
Blink-LED: 0.6 Hz Signal das zeigt das es Funktioniert. Verwendung von der übrige 27 Register der CPLD, da der 100-zu-10 Teiler nur 5 register (16%) braucht.
Chip: EPM7032SLC44-10 Editor/Compiler: Altera Quartus II 7.1 Link zur Quellcode: firmware
Upload: Altera Byteblaster II auf JTAG Pin verbrauch: 1 input, 7 output Macrocell verbrauch: 31 von 32 (97%) (5 in Statemachine, 24 in ripple divide, 2 unbekant) Beschreibung: Das Program besteht aus 2 Teilen:
Was für die nächste Version zu tun ist: (: verworfen,
: in Arbeit,
: im Schaltplan, aber noch nicht im Layout,
: erledigt)